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在PLD開(kāi)發(fā)中提高VHDL的綜合質(zhì)量
摘要：介紹可編程邏輯器件的開(kāi)發(fā)流程，敘述EDA工具QuartusII和LeonardoSpectrum在Altera公司CPLD器件開(kāi)發(fā)中的應(yīng)用，給出提高VHDL綜合質(zhì)量的幾點(diǎn)經(jīng)驗(yàn)。關(guān)鍵詞：電子設(shè)計(jì)自動(dòng)化可編程邏輯器件硬件描述語(yǔ)言邏輯綜合
引言
隨著計(jì)算機(jī)與微電子技術(shù)的發(fā)展，電子設(shè)計(jì)自動(dòng)化EDA（ElectronicDesignAutomation）和可編程邏輯器件PLD（ProgrammableLogicDevice）的發(fā)展都非常迅速，熟練地利用EDA軟件進(jìn)行PLD器件開(kāi)發(fā)已成為電子工程師必須掌握的基本技能。先進(jìn)的EDA工具已經(jīng)從傳統(tǒng)的自下而上的設(shè)計(jì)方法改變?yōu)樽皂斚蛳碌脑O(shè)計(jì)方法，以硬件描述語(yǔ)言HDL（HardwareDescriptionLanguage）來(lái)描述系統(tǒng)級(jí)設(shè)計(jì)，并支持系統(tǒng)仿真和高層綜合。ASIC（ApplicationSpecificIntegratedCircuit）的設(shè)計(jì)與制造，電子工程師在實(shí)驗(yàn)室就可以完成，這都得益于PLD器件的出現(xiàn)及功能強(qiáng)大的EDA軟件的支持�，F(xiàn)在應(yīng)用最廣泛的高密度PLD器件主要是現(xiàn)場(chǎng)可編程門(mén)陣列FPGA（FieldProgrammableGateArray）和復(fù)雜可編程邏輯器件CPLD（ComplexProgrammableLogicDevice）。
EDA軟件方面，大體可以分為兩類(lèi)：
�、貾LD器件廠商提供的EDA工具。較著名的如：Altera公司的Max+plusII和QuartusII、Xilinx公司的FoundationSeries、Latice-Vantis公司的ispEXERTSystem。
�、诘谌綄�(zhuān)業(yè)軟件公司提供的EDA工具。常用的綜合工具軟件有：Synopsys公司的FPGACompilerII、ExemplarLogic公司的LeonardoSpectrum、Synplicity公司的Synplify。第三方工具軟件是對(duì)CPLD/FPGA生產(chǎn)廠家開(kāi)發(fā)軟件的補(bǔ)充和優(yōu)化，如通常認(rèn)為Max+plusII和QuartusII對(duì)VHDL/VerilogHDL邏輯綜合能力不強(qiáng)，如果采用專(zhuān)用的HDL工具進(jìn)行邏輯綜合，會(huì)有效地提高綜合質(zhì)量。
1PLD器件的開(kāi)發(fā)
CPLD/FPGA設(shè)計(jì)越來(lái)越復(fù)雜，使用硬件描述語(yǔ)言設(shè)計(jì)可編程邏輯電路已經(jīng)成為大勢(shì)所趨，目前最主要的硬件描述語(yǔ)言是：VHDL(VeryHighSpeedIntegratedCircuitHDL)和VerilogHDL。兩種語(yǔ)言都已被確定為IEEE標(biāo)準(zhǔn)。
用VHDL/VerilogHDL語(yǔ)言開(kāi)發(fā)可編程邏輯電路的完整流程為：
�、傥谋揪庉�。用任何文本編輯器都可以，但通常在專(zhuān)用的HDL編輯環(huán)境中進(jìn)行。因?yàn)閷?zhuān)業(yè)的集成開(kāi)發(fā)環(huán)境通常提供各種結(jié)構(gòu)模板，并且可以自定義各種要素（例如關(guān)鍵字、字符串、注釋等）的色彩顯示，提高可讀性，提高輸入效率。
②功能仿真。將文件調(diào)入HDL仿真軟件進(jìn)行功能仿真，檢查邏輯功能是否正確。
③邏輯優(yōu)化與綜合。將源文件調(diào)入邏輯綜合軟件進(jìn)行邏輯分析處理，即將高層次描述（行為或數(shù)據(jù)流級(jí)描述）轉(zhuǎn)化為低層次的網(wǎng)表輸出（寄存器與門(mén)級(jí)描述），邏輯綜合軟件會(huì)生成EDIF（ElectronicDesignInterchangeFormat）格式的EDA工業(yè)標(biāo)準(zhǔn)文件。這步在PLD開(kāi)發(fā)過(guò)程中最為關(guān)鍵，影響綜合質(zhì)量的因素有兩個(gè)，即代碼質(zhì)量和綜合軟件性能。
�、苓m配與分割。如果整個(gè)設(shè)計(jì)超出器件的宏單元或I/O單元資源，可以將設(shè)計(jì)劃分到多片同系列的器件中。
�、菅b配或布局布線。將EDIF文件調(diào)入PLD廠家提供的軟件中進(jìn)行裝配（對(duì)于CPLD）或布局布線（對(duì)于FPGA），即將設(shè)計(jì)好的邏輯寫(xiě)入CPLD/FPGA器件中。
�、迺r(shí)序仿真。即延時(shí)仿真，由于不同器件、不同布局布線，給延時(shí)造成的影響不同，因此對(duì)系統(tǒng)進(jìn)行時(shí)序仿真，檢驗(yàn)設(shè)計(jì)性能，消除競(jìng)爭(zhēng)冒險(xiǎn)是必不可少的步驟。
利用VHDL語(yǔ)言進(jìn)行PLD設(shè)計(jì)開(kāi)發(fā)的基本流程如圖1所示。如果選用Altera公司CPLD器件作為目標(biāo)器件，上述過(guò)程可以在Altera公司提供的Max+plusII或QuartusII集成開(kāi)發(fā)環(huán)境中完成，但如果選用專(zhuān)用的EDA綜合工具作為補(bǔ)充，完成邏輯優(yōu)化與綜合，設(shè)計(jì)質(zhì)量會(huì)更好。第三方綜合軟件的主要功能就是對(duì)HDL語(yǔ)言的源文件進(jìn)行邏輯綜合，生成.edf的EDA工業(yè)標(biāo)準(zhǔn)文件，然后在PLD廠家提供的開(kāi)發(fā)軟件中調(diào)入.edf文件，進(jìn)行編譯、仿真、器件編程等過(guò)程，最終完成整個(gè)設(shè)計(jì)。針對(duì)Altera公司CPLD器件，我們選用QuartusII+LeonardoSpectrum的EDA組合開(kāi)發(fā)方式，更重要的是，廣大學(xué)習(xí)愛(ài)好者可以在www.altera.com網(wǎng)站免費(fèi)獲得。下面對(duì)兩款軟件作簡(jiǎn)要介紹。
2QuartusII軟件的應(yīng)用
QuartusII是Altera公司的第四代可編程邏輯器件集成開(kāi)發(fā)環(huán)境，提供從設(shè)計(jì)輸入到器件編程的全部功能。
QuartusII可以產(chǎn)生并識(shí)別EDIF網(wǎng)表文件、VHDL網(wǎng)表文件和VerilogHDL網(wǎng)表文件，為其它EDA工具提供了方便的接口；可以在QuartusII集成環(huán)境中自動(dòng)運(yùn)行其它EDA工具。
利用QuartusII軟件的開(kāi)發(fā)流程可概括為以下幾步：設(shè)計(jì)輸入、設(shè)計(jì)編譯、設(shè)計(jì)定時(shí)分析、設(shè)計(jì)仿真和器件編程。
（1）設(shè)計(jì)輸入
QuartusII軟件在File菜單中提供"NewProjectWizard…"向?qū)�，引�?dǎo)設(shè)計(jì)者完成項(xiàng)目的創(chuàng)建。當(dāng)設(shè)計(jì)者需要向項(xiàng)目中添加新的VHDL文件時(shí)，可以通過(guò)"New"選項(xiàng)選擇添加。
（2）設(shè)計(jì)編譯
QuartusII編譯器完成的功能有：檢查設(shè)計(jì)錯(cuò)誤、對(duì)邏輯進(jìn)行綜合、提取定時(shí)信息、在指定的Altera系列器件中進(jìn)行適配分割，產(chǎn)生的輸出文件將用于設(shè)計(jì)仿真、定時(shí)分析及器件編程。
圖4LeonardoSpectrum軟件AdvancedFlowTabs界面
①首先確定軟件處于CompileMode，可以通過(guò)Processing菜單進(jìn)行選擇。
�、谠赑rocessing菜單中選擇CompilerSettings項(xiàng)，如圖2所示�？梢赃M(jìn)行器件選擇、模式設(shè)定、綜合和適配選項(xiàng)設(shè)定及設(shè)計(jì)驗(yàn)證等。
�、蹎螕鬚rocessing菜單下的"StartCompilation"項(xiàng)，開(kāi)始編譯過(guò)程。
�、懿榭淳幾g結(jié)果。如圖3所示，我們可以得到詳細(xì)的編譯報(bào)告。
�。�3）設(shè)計(jì)定時(shí)分析
單擊Project菜單下的"TimingSettings…"選項(xiàng)，可以方便地完成時(shí)間參數(shù)的設(shè)定。QuartusII軟件的定時(shí)分析功能在編譯過(guò)程結(jié)束之后自動(dòng)運(yùn)行，并在編譯報(bào)告的TimingAnalyses文件夾中顯示，如圖3所示。其中我們可以得到最高頻率fmax、輸入寄存器的建立時(shí)間tSU、引腳到引腳延遲tPD、輸出寄存器時(shí)鐘到輸出的延遲tCO和輸入保持時(shí)間tH等時(shí)間參數(shù)的詳細(xì)報(bào)告，從中可以清楚地判定是否達(dá)到系統(tǒng)的定時(shí)要求。
�。�4）設(shè)計(jì)仿真
QuartusII軟件允許設(shè)計(jì)者使用基于文本的向量文件（.vec）作為仿真器的激勵(lì)，也可以在QuartusII軟件的波形編輯器中產(chǎn)生向量波形文件（.vwf）作為仿真器的激勵(lì)。波形編輯方式與MAX+PLUSII軟件的操作相似。在Processing菜單下選擇"SimulateMode"選項(xiàng)進(jìn)入仿真模式，選擇"SimulatorSettings…"對(duì)話框進(jìn)行仿真設(shè)置。在這里可以選擇激勵(lì)文件、仿真模式（功能仿真或時(shí)序仿真）等，單擊"RunSimulator"即開(kāi)始仿真過(guò)程。
�。�5）器件編程
設(shè)計(jì)者可以將配置數(shù)據(jù)通過(guò)MasterBlaster或ByteBlasterMV通信電纜下載到器件當(dāng)中，通過(guò)被動(dòng)串行配置模式或JTAG模式對(duì)器件進(jìn)行配置編程，還可以在JTAG模式下給多個(gè)器件進(jìn)行編程。利用QuartusII軟件給器件編程或配置時(shí)，首先需要打開(kāi)編程器（在New菜單選項(xiàng)中選擇打開(kāi)ChainDescriptionFile），在編程器中可以進(jìn)行編程模式設(shè)置（Mode下拉框）、硬件配置（ProgrammingHardware對(duì)話框）及編程文件選擇（AddFile…按鈕），將以上配置存盤(pán)產(chǎn)生.cdf文件，其中存儲(chǔ)了器件的名稱(chēng)、器件的設(shè)計(jì)及硬件設(shè)置等編程信息。當(dāng)以上過(guò)程正確無(wú)誤后，單擊Start按鈕即可開(kāi)始對(duì)器件進(jìn)行編程配置。
3LeonardoSpectrum軟件的應(yīng)用
LeonardoSpectrum是MentorGraphics的子公司ExemplarLogic的專(zhuān)業(yè)VHDL/VerilogHDL綜合軟件，簡(jiǎn)單易用，可控性較強(qiáng)，可以在LeonardoSpectrum中綜合優(yōu)化并產(chǎn)生EDIF文件，作為QuartusII的編譯輸入。該軟件有三種邏輯綜合方式：SynthesisWizard（綜合向?qū)В�、QuickSetup（快速完成）、AdvancedFlowTabs（詳細(xì)流程）方式。三種方式完成的功能基本相同。SynthesisWizard方式最簡(jiǎn)單，AdvancedFlowTabs方式則最全面，該方式有六個(gè)選項(xiàng)單，如圖4所示，分別完成以下功能：器件選擇、設(shè)計(jì)文件輸入、約束條件指定、優(yōu)化選擇、輸出網(wǎng)表文件設(shè)置及選擇調(diào)用布局布線工具。
以上每步操作都提供相應(yīng)的幫助，簡(jiǎn)單明了。需要注意的是，在輸入設(shè)計(jì)文件時(shí)要正確排列文件的次序，將底層文件放在前面，頂層文件放到后面，這樣LeonardoSpectrum軟件才能正確地建立數(shù)據(jù)信息庫(kù)。綜合完成后，可以將輸出網(wǎng)表文件（.EDF）作為MAX+PLUSII或QuartusII的設(shè)計(jì)輸入文件，再完成編譯、仿真、定時(shí)分析和器件編程等步驟，完成整個(gè)系統(tǒng)的設(shè)計(jì)過(guò)程。
（A）（B）（C）（D）
4VHDL編碼方式對(duì)綜合質(zhì)量的影響
VHDL語(yǔ)言支持全部的仿真功能，但并不是全部可綜合的。VHDL程序的許多硬件描述和仿真結(jié)構(gòu)沒(méi)有對(duì)應(yīng)的數(shù)字電路來(lái)實(shí)現(xiàn)，還有些描述在理論上可以映射為對(duì)應(yīng)的數(shù)字電路，但是卻不能保證其精確性，比如延時(shí)模型。隨著綜合算法技術(shù)水平的提高，針對(duì)某些寄存器傳輸級(jí)RTL（RegisterTransferLevel）電路描述可以進(jìn)行有效的優(yōu)化，但是對(duì)于更普遍的電路描述這還不夠，因此綜合結(jié)果是否滿足給定的時(shí)間約束條件和面積約束條件，還取決于VHDL編碼方式。下面給出幾點(diǎn)經(jīng)驗(yàn)，相信對(duì)提高綜合質(zhì)量有所幫助與啟發(fā)。
（1）資源共享
例如下面的兩段代碼中，（A）需要2個(gè)加法器，而完成同樣的功能，略做修改；（B）只需要1個(gè)加法器，有效地減少了使用面積。
適當(dāng)?shù)乩脠A括號(hào)進(jìn)行重新組合，有時(shí)也可以實(shí)現(xiàn)資源的共享。如下面兩段代碼（C）和（D），（D）中輸入信號(hào)b和c即可實(shí)現(xiàn)加法器的共享。
�。�2）使用帶范圍限制的整數(shù)
在VHDL中無(wú)約束整數(shù)的范圍是-2147483647～+2147483647。這意味著至少需要32位來(lái)表示，但通常這會(huì)造成資源的浪費(fèi)，有些綜合軟件會(huì)自動(dòng)優(yōu)化，但所消耗的時(shí)間是相當(dāng)可觀的。因此，如果不需要全范圍的整型數(shù)據(jù)，最好指定范圍，例如：
signalsmall_int:integerrange255downto0;
small_int在本例中只需要8位，而不是32位，有效地節(jié)約了
器件面積。
�。�3）使用宏模塊
當(dāng)在VHDL中使用算術(shù)邏輯、關(guān)系邏輯等通用邏輯結(jié)構(gòu)時(shí)，多數(shù)EDA開(kāi)發(fā)軟件及專(zhuān)用綜合工具通常包含針對(duì)特定工藝的優(yōu)化宏模塊供我們選擇，從功能上可分為時(shí)序電路宏模塊、運(yùn)算電路宏模塊和存儲(chǔ)器宏模塊，具有很高的執(zhí)行效率，使得綜合結(jié)果面積更小、頻率更高、所需編譯時(shí)間更短。當(dāng)然，它們是針對(duì)特定工藝的，這將使VHDL程序依賴(lài)于具體的器件系列，影響移植性。
(E)(F)
（4）高級(jí)設(shè)計(jì)優(yōu)化
上述幾種方法是在沒(méi)有改變其功能性的情況下進(jìn)行綜合優(yōu)化的，有時(shí)候我們可以在不妨礙設(shè)計(jì)規(guī)格約束的前提下，稍微改變其功能，來(lái)提高綜合效率，參考下面兩個(gè)例子（E）和（F）。
在（E）中，綜合工具建立遞增計(jì)數(shù)器和完整的比較器；在（F）中，綜合工具建立遞減計(jì)數(shù)器和對(duì)于常數(shù)零的比較器。由于和常數(shù)作比較更易于實(shí)現(xiàn)，且占用邏輯單元更少，因此（F）程序更高效。
另外，由于綜合工具只能支持VHDL的子集，為保證在綜合前后的仿真保持相同，以下語(yǔ)句在綜合中應(yīng)該避免使用：
◇避免使用waitforxxns，這種語(yǔ)句不會(huì)被綜合為實(shí)際的電路元件；
◇避免使用afterxxns，在綜合工具進(jìn)行綜合時(shí)，會(huì)忽略after語(yǔ)句；
◇避免在信號(hào)和變量聲明時(shí)賦初值，因?yàn)榇蟛糠志C合工具會(huì)忽略初始化語(yǔ)句，如果使用初始化語(yǔ)句，那么綜合的結(jié)果和仿真的結(jié)果將會(huì)產(chǎn)生差異。
結(jié)語(yǔ)
功能強(qiáng)大的EDA開(kāi)發(fā)軟件和專(zhuān)業(yè)的綜合工具的不斷發(fā)展，使PLD設(shè)計(jì)或ASIC設(shè)計(jì)過(guò)程更簡(jiǎn)單、更快捷；但是，要提高設(shè)計(jì)質(zhì)量，編程方式仍然起著至關(guān)重要的作用，需要我們?cè)趯?shí)踐中不斷摸索，積累經(jīng)驗(yàn)，提高設(shè)計(jì)水平。
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