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數(shù)字懸浮控制系統(tǒng)中的降噪方法及實現(xiàn)
摘要：為抑制電磁噪聲對懸浮控制系統(tǒng)的影響，介紹了一種通過避開噪聲持續(xù)時間進行A/D采樣的方法，詳細討論了該方法的原理與實現(xiàn)。實踐表明，它能有效地防止噪聲引入控制系統(tǒng)，提高系統(tǒng)的性能關鍵詞：懸浮控制 降噪 A/D采樣 FPGA
在磁浮列車的工程實踐中，電磁噪聲的存在明顯降低了懸浮控制系統(tǒng)的性能，導致列車轉向架振動，同時電磁鐵因為電流變化迅速會產生很大的噪聲，因而必須采取措施減小噪聲的影響。但是，一般的濾波器設計并不能很好地解決問題。本文在分析傳感器信號中噪聲特性的基礎上，提出了通過避開主要噪聲持續(xù)時間進行A/D采樣的方法。實驗證明了該方法的有效性和實用性。
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1 系統(tǒng)組成
懸浮控制系統(tǒng)由DSP、FPGA、A/D轉換器、傳感器、功率斬波器和電磁鐵等單元組成。控制的目的是保持電磁鐵與軌道之間的距離恒定，為磁浮列車提供穩(wěn)定的支撐。系統(tǒng)結構見圖1。其中A/D轉換器采用MAXIM公司的MAX125，它是一種帶同步鎖存的14位4輸入A/D轉換芯片，4路同時工作時最高采親友速率為76ksps，用于采樣傳感器的輸出信號。DSP采用ADI公司的ADSP2181，用于控制算法的計算。FPGA采用ALTERA公司的EPF6016，用于產生PWM波和實現(xiàn)一些輔助功能。傳感器包括間隙傳感器和電流傳感器。功能驅動彩IGBT組成的半H橋網絡，如圖2所示。功率管T1、T2由PWM波形驅動。PWM波為高電平時導通，低電平時關斷，功率管關斷時通過功率二極管D1、D2續(xù)流。圖中的A是吸引網絡，防止反沖電壓過高損壞器件。該電路的特點是：當一個周期內T1、T2導通時間小于50%時，電磁鐵上電流為0。
2 降噪算法原理
在懸浮控制系統(tǒng)中，噪聲具有其自身的顯著特片。觀察間隙、電流等傳感器的輸出信號可以看到，除了幅值不大的白噪聲外，主要是與斬波器PWM頻率相關的脈沖噪聲。圖3是試驗中示波器測量到的波形，其中2通道顯示的FPGA輸出的PWM驅動波形，1通道顯示的是間隙傳感器的輸出波形。從該圖可以看出二者之間的對應關系：傳感器輸出信號上的噪聲在每個PWM周期內出現(xiàn)兩次，分別在PWM電平翻轉（低-高，高-低）1μs之后開始出現(xiàn)，時間大約持續(xù)3μs.
該噪聲是由功率管開關動作引起的，幅值很大是影響懸浮性能的主要噪聲。它并不是白噪聲，在時域上它是具有很大能量和一定寬度的脈沖，一旦被采樣到，就會對控制性能產生較大影響，甚至會導致系統(tǒng)失控；在頻域上，它的頻譜分布在從低頻到高頻的較大范圍內，一般的濾波方法對其無能為力。
通常采用多次采樣取中間值的辦法來消除強噪聲的影響。這種方法在克服噪聲方面是有效的，但存在兩個缺點：（1）信號采集所需時間長，影響總的計算時間；（2）得出的信號序列不是等間隔的，無法對信號進行差分運算。這些缺點直接影響了控制器的設計，因而必須尋找新的解決途徑。
如前所述，懸浮控制系統(tǒng)中強噪聲出現(xiàn)的時刻與PWM波驅動信號密切相關。下面分析FPGA中PWM波的產生機理。FPGA中設置了兩個計數(shù)器，計數(shù)器1（TM1）產生固定頻率的脈沖，即PWM波的頻率，系統(tǒng)中是20kHz;計數(shù)器2（TM2）的計數(shù)值由DSP寫入，對應PWM波的高電平寬度，即控制量。參照圖4，當TM1計滿時會同時觸發(fā)下列動作：（1）PWM波的輸出翻轉為高電平，驅動IGBT；（2）啟動TM1從0開始計數(shù)；（3）啟動TM2從0開始計數(shù)。而當TM2計滿后，會觸發(fā)PWM波的輸出翻轉為低電平，關斷IGBT。
從圖4中可以看出兩點：（2）對應TM1的計滿脈沖P11、P12...的噪聲是周期性的，且與PWM周期相同；（2）對應TM2的計滿脈沖P21、P22...的噪聲也是每個PWM周期出現(xiàn)一次，但由于TM2每次計數(shù)的值不同，噪聲不是周期性的。
基于以上分析，本文提出了如下A/D要樣算法：
(1)在每個PWM周期內對信號進行一次A/D采樣。
(2)在FPGA內設置第三個計數(shù)器TM3。
(3)當TM1的計滿脈沖到來時，啟動TM3從0開始計數(shù)。
(4)TM3的計數(shù)值設為5μs，用它的計滿脈沖去啟動A/D轉換。
(5)A/D芯片完成轉換后，通過中斷通
知DSP讀取數(shù)據(jù)。
該算法的優(yōu)點是：
(1)每個PWM周期采樣一次信號，則采樣頻率為20kHz。而磁懸浮控制系統(tǒng)的頻帶比較窄，ff system<< fsample成立，可見這樣的采樣頻率充分滿足控制的要求。
(2)PWM波的上升是周期性的，因而A/D芯片啟動轉換的時間也是周期性的，采樣到的數(shù)據(jù)是等間隔的。
(3)A/D芯片MAX125有鎖存功能，鎖存模擬信號大約需要1μs，在算法中，鎖存動作在PWM上升沿后的第5μs開始，第6μs結束。從圖3可以看出，這個時間段內模擬信號上的強噪聲已經消失，不會被采樣到。這就是算法的核心思想——避開強噪聲再進行采樣。
那么，會不會出現(xiàn)由于PWM的有效電平持續(xù)時間過短，導致A/D采樣到IGBT關斷動作產生的強噪聲呢？存在這種可能。但這可以通過在控制算法中采取措施避免。當PWM波的高電平占空比小于50%的時候，電磁鐵上沒有電流。因此可以在控制算法中設定一個PWM波高電平占空比的下限，這里取30%。這樣絲亮不會影響控制結果。PWM頻率為20kHz，則每個PWM周期最少輸出15μs的高電平。而A/D芯片在PWM波翻轉成高電平后的第5μs到第6μs之間進行信號獲取，完全避開了IGBT關斷動作的影響。
3 算法實現(xiàn)
在FPGA中設置一個定時器，設置計數(shù)周期為5μs。當PWM電平由低到高翻轉時，啟動計數(shù)器開始計數(shù)。計滿5μs以后啟動A/D轉換。A/D轉換完成以后通過中斷通知DSP讀取A/D轉換的結果。具體設計見圖5。
圖5
FPGA電路邏輯說明：
輸入信號為pwm、data[7..0]、wr_addr1、clk_20m，輸出信號為ad_start。其中pwm為頻率20kHz的PWM波，data[7..0]是dsp的低位數(shù)據(jù)總線，初始化的時候通過它向寄存器寫入數(shù)值0x64(即十進制的100，1s 20Mх100=5μs)，wr_addr1是寫出地址信號，clk_20m是頻率為20MHz的時鐘信號。輸出信號ad_start用于啟動A/D轉換。
在一個PWM周期到來的時候，依次產生以下動作：（1）pwm信號由低變高，觸發(fā)D觸發(fā)器，使能計數(shù)器，開始計數(shù)。（2）當計數(shù)器計到100時，它的輸出q[]全部變?yōu)?，從而觸發(fā)與其相連的D觸發(fā)器，Q輸出變?yōu)?。（3）下一個clk_20m的時鐘將該觸發(fā)器的Q輸出恢復成1。這樣就在ad_start信號線上形成了一個脈沖，用于啟動A/D轉換。（4）與此同時，Q變使得與cnt_en相連的D觸發(fā)器輸出1，禁止計數(shù)器計數(shù)，直到下一次pwm波形變高。
本文所討論的降噪算法及其硬件實現(xiàn)在磁浮列車單轉向架上進行了試驗。通過對比可以看出，采用降噪算法以后懸浮系統(tǒng)的振動明顯降低，噪聲也減小到能夠承受的范圍。以上通過分析系統(tǒng)中的噪聲特性，設計了一種通過避開主要噪聲持續(xù)時間進行采樣的降噪算法，并通過FPGA進行了實現(xiàn)。通過實驗，證明該方法明顯降低了噪聲對系統(tǒng)的影響。通過實驗，證明該方法明顯降低了噪聲對系統(tǒng)的影響，提高了控制性能。該方法適用于采用半橋驅動拓撲結構一類的功率放大電路。
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