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I2C器件接口IP核的CPLD設計

時間:2023-02-20 23:51:42 電子通信論文 我要投稿
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I2C器件接口IP核的CPLD設計

摘要:根據單片機I2C串行擴展的特點,在EDA軟件MaxplusII的環(huán)境下,利用AHDL語言,建立IP核。此設計利用狀態(tài)機實現,在給出設計的同時詳細說明IP核的建立過程,并下載到芯片通過硬件試驗驗證。

    關鍵詞:可編程邏輯器件 I2C串行擴展 IP核

由于CPLD數字設計結構化的趨勢,將出現針對CPLD不同層次的IP(Intellectual Property)核。各個IP核可重復利用,可大大提高設計能力和效率。國外各大公司都推出了專門的IP核,我國也迫切需要發(fā)展自己的IP核。本文針對I2C的主方式串行擴展通信的特點,詳細給出設計過程和結果。

1 IP核簡介

  IP核是指:將一些在數字電路中常用但比較復雜的功能塊,如FIR濾波器、SDRAM控制器、PCI接口等等設計成可修改參數的模塊,讓其它用戶可以直接調用這些模塊,以避免重復勞動。隨著CPLD/FPGA的規(guī)模越來越大,設計越來越復雜,使用IP核是一個發(fā)展趨勢。許多公司推薦使用現成的或經過測試的宏功能模塊、IP核,用來增強已有的HDL的設計方法。當在進行復雜系統(tǒng)設計的時侯,這些宏功能模塊、IP核無疑將大大地減少設計風險及縮短開發(fā)周期。使用這些宏功能模塊、IP核,就會將更多的時間和精力放在改善及提高系統(tǒng)級的產品方面,而不需要重新開發(fā)現成的宏功能模塊、IP核。我國IP核庫的建設已相當迫切,它是集成電路產業(yè)發(fā)展的一個重要目標。

圖1 I2C傳輸原理圖

2 I2C串行通信特點簡介

  Philips公司推出的I2C軟、硬件協(xié)議十分巧妙,在單主方式的I2C總線系統(tǒng)中,總線上只有一個單片機,其余都是帶I2C總線的外圍器件。由于總線上只有一個單片機成為主節(jié)點,單片系統(tǒng)永遠占據了總線,不會出現競爭,主節(jié)點不必有自己的節(jié)點地址。只要每個外圍器件有自己的器件地址,兩根I/O口線SCL(時鐘線)和SDA(數據線)就可以虛擬I2C總線接口。I2C總線上的數據傳送如圖 1所示?偩上傳送的每一幀數據均為1個字節(jié)。啟動總線后,要求每傳送1個字節(jié)后,對方回應一個應答位。在發(fā)送時,首先發(fā)送最高位。每次傳送開始有起始信號,結束時有停止信號。在總線傳送完1個字節(jié)后,可以通過對時鐘線的控制,使傳送暫停,這時可在應答信號后使SCL變低電平,控制總線暫停。 當主節(jié)點要求總線暫停時亦可采用同樣的方法。圖1是CPLD向外圍I2C器件發(fā)送01010011 和01001001這兩個數據的情況。

3 在MaxplusII環(huán)境下I2C串行擴展IP核的建立

  MaxplusII是美國Altera公司用于CPLD的EDA軟件,(范文先生網m.panasonaic.com收集整理)內部有許多常用的宏單元,如計數器、四則運算、各類邏輯門乃至ROM、RAM等。這些宏單元內具體的參數都可以由用戶來自行設定,這就是上面提到的IP核形式。它避免了重復勞動,提高了效率。以下將要設計的是下位機的IP核。

  MaxplusII的AHDL(Altera Hard ware Description Language)是Altera公司開發(fā)的完全集成于MaxplusII中的一種模塊化高級語言,特別適合于描述復雜的組合邏輯、組運算、狀態(tài)機和真值表。本文利用AHDL,直接生成IP核。

  設計的最終目標是生成如圖 2所示的Symbol。通過輸入數據來達到控制SDA和SCL的目的,將信號按要求的時序傳送給I2C器件。

  設計思路是利用狀態(tài)機實現時序。主要包括輸入數據鎖存、起始、數據傳輸、停止等狀態(tài)機。通過狀態(tài)機,在每一狀態(tài)下確定下一狀態(tài)SDA和SCL是高電平或者低電平,通過這種方式實現了I2C所需要的每一種時序。由于使用的是AHDL,這種狀態(tài)機實現起來非常方便,程序簡潔明了。由于篇幅限制,僅介紹數據傳輸的狀態(tài)機。狀態(tài)圖如圖3所示。

  以下程序中,Cmd_reg2為發(fā)送允許暫存位;Sh_reg[]為數據鎖存,通過左移,最高位數據Sh_reg7為當前將發(fā)送數據,存入SDA_tmp 。通過圖 3對照程序,可以看到發(fā)送一個利用狀態(tài)機數據位的詳細過程。程序清單如下:

IF Cmd_reg2 THEN --若"發(fā)送允許",則將Sh_reg7作為當前發(fā)送位

SDA_tmp = Sh_reg7;

ELSE

SDA_tmp = VCC;

END IF;

St.clk = SysClk;

St.ena = BaudGen;

CASE St IS --控制傳輸8位數據的狀態(tài)機

WHEN t0 =>

IF Cmd_reg2 OR Cmd_reg3 THEN

SDA = SDA_tmp; --開始傳送數據

SCL = GND;

St = t1;

ELSE

St = t0;

END IF;

WHEN t1 =>

SCL = VCC;

SDA = SDA_tmp;

St = t1a;

WHEN t1a =>

SCL = VCC;

SDA = SDA_tmp;

St = t2;

WHEN t2 =>

Sh_reg[7..1] = Sh_reg[6..0]; --數據左移,取高位

Sh_reg[0] = GND;

Sh_reg[].ena = EXU;

SCL = GND;

SDA = SDA_tmp;

IF Bit[] == 7 THEN --若8位傳完,則發(fā)應答位;否則繼續(xù)

St = t3;

ELSE

St = t0;

END IF;

WHEN t3 => --發(fā)應答位

SDA =GND;

St = t4;

WHEN t4 =>

SDA = GND;

SCL = VCC;

St = t4a;

WHEN t4a =>

SDA = GND;

SCL = VCC;

St = t5;

WHEN t5 =>

SCL = GND;

St = t6;

WHEN t6 =>

SDA = GND;

FINISHED = VCC;

St = t0;

END CASE;

Bit[] = Bit[] + 1; ――--傳輸完一位,已傳輸位數加一

  圖 4為仿真結果。起始信號給出以后,傳輸2個8位數據:每個數據后跟一個應答位,在輸送完第一個數據要求的情況下,暫停一段時間,再輸送第二個數據;2個數據輸完以后,主機發(fā)出停止輸送要求,即給出停止信號。這些信號,在SDA和SCL上完全符合I2C的時序要求。要使總線傳輸速率達到改進后的規(guī)范,即400 kb/s,因為根據以上敘述,每發(fā)送1位數據需要4個時鐘周期,所以所給的時鐘為1600 kHz。圖4中Execute為執(zhí)行信號,即它為高電平時,輸入數據DIN[7..0]有效;EXU為發(fā)送使能信號,只有當它為高電平時,方可輸送串行數據到外圍器件;Start為開始控制信號,用于發(fā)生起始信號;STOP用于告知總線數據傳輸結束,發(fā)生停止信號。

圖4 仿真結果

  仿真以后,通過編程電纜將生成的pof文件用ISP(在系統(tǒng)編程)方式下載到FPGA板EPM7128SLC84-6,I/O口SDA和SCL掛上拉電阻,外接兩片I2C器件SAA1064(LED顯示I2C串入并出芯片)進行測試,結果CPLD利用該I2C的IP核,工作正常,可以按照要求顯示。


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